GARIを用いた量子LDPCコードリアルタイム復号のためのFPGAベースハードウェアアーキテクチャ

IMDEAソフトウェア研究所、Nokia Bell Labs、マドリード・コンプルテンセ大学、アールト大学、Quoblyの研究者たちは、量子LDPCコードのリアルタイム復号のためのFPGAベースハードウェアアーキテクチャを開発しました。ArXivに公開されたこの設計は、レイテンシ、物理面積、消費電力を最適化した構造レイアウト内で相関エラー配列を管理します。このアーキテクチャは、無制限のハードウェア並列化ではなく、ターゲットを絞ったリソース再利用ループを利用して複雑なマルチキュービット症候群依存性を処理し、量子誤り訂正（QEC）層の物理的スケーリングを課題とする古典的計算処理のボトルネックに対処します。

デコーダの内部レイアウトは、特殊化されたGARI（Graph Augmentation and Rewiring for Inference）フレームワークに直接マッピングされます。標準的な復号ルーチンは通常、空間的なXおよびZエラー座標を独立して処理しますが、これは位相とビットフリップパラメータが複合Y型障害によってリンクされると追跡忠実度を低下させます。GARI変換は、相関変数を分離し、Yエラーを含む短い4サイクルを排除することで、基盤となる検出器エラーモデル行列を変更し、エンタングルされたグラフを構造化されたUおよびV座標依存性に置き換えます。この代数的再構成により、ハードウェアは結合された復号タスクを分離された実行パスに分散させることができ、エラー領域間の反復的な情報交換を維持しながら有害なメッセージ相関を抑制します。